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　　最初定于2019年中期，即将到来的5纳米制造工艺的风险生产已于3月底启动。台积电还完成了5纳米设计基础设施，目前正在通过多个硅测试车辆测试该过程。目前7纳米工艺的改进包括1.8倍的逻辑密度提升和15%的性能提升。

　　作为为许多大公司生产SoC，GPU和台式机CPU的首屈一指的芯片制造代工厂，台积电不断引领小型化竞争并推动技术极限。这家台湾公司率先采用7纳米制造工艺，帮助目前生产的芯片如高通的Snapdragon 855，华为的麒麟980，以及AMD即将发布的Ryzen 3000 CPU以及Radeon VII GPU，以及即将上市的Navi车型。

　　台积电的小型化路线图已经包括将晶体管缩小到3纳米的计划，但在达到该水平之前，有一个中间5纳米节点，最近进入测试期。台积电与附属IP供应商最近成功完成了5纳米设计基础设施，包括技术文件，流程设计套件，工具和流程自动化。这使得该公司已经通过多个硅测试车辆进入5纳米风险生产，首批5纳米芯片面向计划于2020年初生产的高增长5G和AI市场。

　　根据台积电，对ARM的Cortex进行了初步测试-A72内核表明，基于新EUV光刻技术的即将推出的5 nm工艺应该提供1.8倍的逻辑密度，比目前的7 nm工艺提高15%的性能。，新架构将允许SRAM和模拟区域缩减。

　　DigiTimes还表示，台积电目前正在利用7纳米产能的100%，因为该公司已收到许多手机制造商的新订单。，台积电现正转向EUV光刻工艺，首批使用改进光刻技术的7纳米芯片计划于2019年下半年发货，而即将上市的iPhone型号的新SoC 预计将在第三季度和第四季度生产。